De l’entraînement des modèles géants dans les centres de données au traitement local sur votre smartphone, le choix du processeur détermine la vitesse, le coût et la consommation de chaque application d’intelligence artificielle. Apple, Google, NVIDIA et AMD multiplient les architectures : comprendre la différence entre GPU, TPU, NPU ou LPU devient indispensable pour les entreprises comme pour les particuliers. Cet article décrypte les huit familles de puces qui font tourner l’IA aujourd’hui, de la plus polyvalente à la plus spécialisée.
1. GPU (Graphics Processing Unit) : le pilier polyvalent de l’entraînement et du deep learning
Le GPU reste la référence pour concevoir, entraîner et déployer les modèles d’IA les plus exigeants.
Conçu à l’origine pour le rendu 3D, le GPU aligne des milliers de cœurs en parallèle, capables de traiter simultanément d’immenses volumes de données. Le deep learning exploite cette architecture pour exécuter des multiplications matricielles, au centre du fonctionnement des réseaux de neurones. Les cœurs Tensor accélèrent précisément ces opérations. La précision désigne le nombre de bits utilisés pour représenter un nombre : moins de bits accélère les calculs et réduit la mémoire nécessaire.
Le marché est dominé par NVIDIA et son écosystème logiciel CUDA, qui comprend les bibliothèques cuDNN et TensorRT pour optimiser chaque couche du modèle. Le Blackwell B200 illustre cette avance avec 208 milliards de transistors intégrés et jusqu’à 9 000 TFLOPS en précision FP4, un format ultra-compact sur 4 bits. Il embarque 192 Go de mémoire HBM3e à 8 To/s de bande passante, soit le débit maximal entre mémoire et calcul. AMD répond avec l’Instinct MI300X et ses 192 Go de mémoire à 5,3 To/s. Une baie complète GB200 NVL72 associe 72 GPU pour atteindre 720 pétaFLOPS.
Cette puissance a un prix. Une puce haut de gamme consomme jusqu’à 1 000 watts par accélérateur et nécessite un refroidissement liquide. Le coût d’acquisition dépasse plusieurs dizaines de milliers d’euros et l’approvisionnement reste tendu. Le GPU demeure l’outil le plus flexible pour la recherche, car il s’adapte aux nouvelles architectures de modèles sans imposer de changer de matériel.
2. TPU (Tensor Processing Unit) : l’accélérateur cloud sur mesure de Google pour les tenseurs
Le TPU est la réponse matérielle de Google à ses besoins massifs en apprentissage automatique.
Un TPU est un ASIC, soit un circuit gravé pour une tâche précise. Son unité de base est la matrice systolique, une grille où les données circulent de registre en registre sans repasser par la mémoire centrale. Ce flux réduit les accès mémoire et améliore le rendement énergétique des multiplications-accumulations. Le compilateur XLA (Accelerated Linear Algebra) traduit automatiquement les graphes JAX, TensorFlow ou PyTorch en instructions optimisées pour cette grille.
Google déploie ses puces dans des superpods modulaires reliés par des commutateurs optiques et des liaisons ICI (Inter-Chip Interconnect) à 4,8 Tb/s par nœud. Un superpod TPU v5p peut interconnecter jusqu’à 8 960 puces pour entraîner des modèles de plus de 500 milliards de paramètres. La génération Trillium v6 délivre 4,7 fois plus de FLOPS par puce que la v5e. La TPU v5e, elle, cible l’inférence, c’est-à-dire l’exécution d’un modèle déjà entraîné, avec un rapport coût-performance 4 à 10 fois meilleur que les clusters GPU classiques.
L’accès se fait uniquement dans le cloud, via Google Cloud Platform et Vertex AI. Aucun achat sur site n’est possible. Cette fermeture garantit des mises à jour constantes, mais impose de porter le code vers l’écosystème Google pour exploiter pleinement la topologie matérielle.
3. NPU (Neural Processing Unit) : l’efficacité énergétique pour l’IA locale et les AI PC
Le NPU fait tourner l’IA générative directement dans l’appareil, sans passer par le cloud.
Un NPU est un bloc spécialisé pour l’inférence à basse consommation, intégré au processeur principal des téléphones et ordinateurs. Il privilégie les calculs en nombres entiers de faible précision comme l’INT8 ou l’INT4, suffisants pour classer une image ou transcrire une voix. Un TOPS mesure les billions d’opérations par seconde réalisables sur ces entiers. Le budget thermique se compte en quelques watts, contre des centaines pour un GPU de centre de données.
Le marché s’est standardisé autour du label Microsoft Copilot+ PC, qui exige au minimum 40 TOPS en local pour activer la transcription en direct, le rappel contextuel ou la génération d’images hors ligne. L’Apple Neural Engine du M4 à 16 cœurs atteint 38 TOPS et prend en charge Apple Intelligence. Le Hexagon du Snapdragon X Elite de Qualcomm délivre 45 TOPS sous Windows 11. Intel (Core Ultra) et AMD (Ryzen AI avec XDNA) suivent la même trajectoire.
Le traitement local renforce la confidentialité des données, supprime la latence réseau et préserve l’autonomie. Les logiciels créatifs délestent ainsi le processeur central des tâches répétitives. La limite est nette : le NPU ne peut pas entraîner de modèles et sa mémoire restreinte interdit les très grands modèles denses de plusieurs dizaines de milliards de paramètres.
4. ASIC IA sur mesure (Application-Specific Integrated Circuit) : la puissance brute gravée dans le silicium
L’ASIC pousse la spécialisation à l’extrême en figeant la logique IA directement dans le silicium.
Contrairement à une puce programmable, un ASIC élimine la logique de contrôle superflue et ne conserve que les portes logiques nécessaires à un ensemble précis d’opérations. Le gain se mesure en performance par watt et en coût par token à très grande échelle. Les géants du cloud développent leurs propres puces pour réduire leur dépendance : AWS avec Trainium2 et Inferentia2, Meta avec MTIA v2 gravé en 5 nm, Microsoft avec Maia 100. C’est aussi le pari de Meta : JEPA de Yann LeCun visent une compréhension du monde physique.
L’exemple le plus spectaculaire est le WSE-3 de Cerebras. Cette puce occupe une galette entière de silicium de 46 225 mm², soit 4 000 milliards de transistors et 900 000 cœurs avec 44 Go de mémoire SRAM intégrée. La SRAM est une mémoire ultra-rapide placée à côté du calcul, sans passer par la mémoire externe. L’AWS Trainium2 quadruple les performances d’entraînement par rapport à la première génération. Le MTIA v2 double sa bande passante pour les recommandations de Meta.
La contrepartie est lourde. Les frais de conception atteignent plusieurs centaines de millions d’euros et le cycle s’étale sur 2 à 3 ans. Si un modèle change d’architecture, par exemple en remplaçant les couches d’attention, l’ASIC ne se reprogramme pas. Il reste réservé aux acteurs dont les charges de travail sont stables et les volumes colossaux.
5. LPU (Language Processing Unit) : le saut de vitesse pour l’inférence des modèles de langage
Le LPU cible un goulot d’étranglement précis : la génération séquentielle des grands modèles de langage (LLM).
Lors de la phase de décodage, un LLM produit un mot après l’autre en rechargeant tous ses poids depuis la mémoire externe HBM. Ce va-et-vient se heurte à la limite de la bande passante mémoire. Le LPU de Groq supprime la mémoire externe et stocke les poids dans 230 à 500 Mo de SRAM sur puce par composant, délivrant jusqu’à 150 To/s de bande passante interne. L’ordonnancement est déterministe : le compilateur planifie chaque opération au cycle d’horloge près, sans ordonnanceur dynamique.
Sur un Llama 3 70B, une grappe Groq LPU génère plus de 750 tokens par seconde par utilisateur avec un temps au premier token inférieur à 20 ms, contre quelques dizaines pour un système classique. Le système en baie Groq 3 LPX assemble 256 puces pour 128 Go de SRAM distribuée et 40 Po/s d’interconnexion. Les assistants vocaux et agents autonomes gagnent alors une fluidité proche du temps réel.
La faible densité de la SRAM impose de relier des centaines de puces pour loger un grand modèle. Le coût au gigaoctet dépasse celui de la HBM. De nombreux déploiements associent donc des GPU pour traiter le contexte initial et des LPU pour accélérer la génération.
6. FPGA (Field-Programmable Gate Array) : la flexibilité reconfigurable au niveau des portes logiques
Le FPGA permet de recâbler physiquement le matériel après sa fabrication.
Un FPGA assemble ses blocs logiques selon un plan de bits généré à partir d’un langage matériel (HDL). Il reproduit exactement le graphe de calcul voulu et traite les données en flux continu, sans système d’exploitation. La latence devient très faible et déterministe. Les gammes modernes intègrent des moteurs IA dédiés, comme les tuiles AI Engine des Versal AI Core de AMD ou les blocs DSP en virgule flottante des Agilex 7 d’Intel Altera.
Les Versal AI Core intègrent des centaines de tuiles vectorielles pour accélérer jusqu’à 100 fois l’inférence en temps réel par rapport à un CPU seul. Les Agilex 7 traitent des flux télécoms avec moins d’une milliseconde de latence. Les secteurs clés sont la finance à haute fréquence, la 5G/6G, la vision industrielle et la défense. L’environnement Vitis AI de AMD convertit directement les graphes ONNX et PyTorch en configuration matérielle.
Cette flexibilité protège l’investissement : une mise à jour à distance adapte le circuit à un nouvel algorithme. La chaîne d’outils reste complexe, avec des temps de compilation et de placement-routage longs qui exigent des compétences en électronique numérique. Les fréquences d’horloge et la consommation restent moins favorables qu’avec un ASIC gravé sur mesure pour des réseaux denses massifs.
7. IPU (Intelligence Processing Unit) : le calcul massivement parallèle basé sur les graphes de données
L’IPU de Graphcore propose une architecture qui rompt avec le modèle des GPU.
Un GPU suit un modèle SIMT, où une même instruction s’applique à de larges vecteurs. L’IPU adopte le modèle MIMD (Multiple Instruction, Multiple Data), dans lequel chaque cœur exécute son propre programme. Le réseau neuronal est traité comme un graphe à granularité fine. Le Colossus Mk2 GC200 intègre 1 472 cœurs totalement indépendants capables de lancer 8 832 programmes en parallèle. Chaque cœur dispose de sa mémoire SRAM locale, soit 900 Mo par puce à 47,5 To/s.
Cette mémoire morcelée, placée au plus près du calcul, excelle sur les données éparses et les Graph Neural Networks (GNN), où la plupart des connexions sont vides. Les calculs probabilistes, la biologie computationnelle et la finance quantitative y trouvent un terrain naturel. Le logiciel Poplar transforme les instructions PyTorch et TensorFlow en plans d’exécution distribués adaptés au MIMD.
Malgré des gains mesurés sur les GNN et la sparsité, Graphcore peine face à l’écosystème CUDA dominant de NVIDIA. Porter un modèle génératif récent demande souvent une réécriture pour exploiter ce parallélisme fin. L’IPU reste une démonstration influente de ce que pourraient être les futures puces non conventionnelles.
8. CPU (Central Processing Unit) et processeurs hybrides : le chef d’orchestre indispensable et l’inférence légère
Souvent discret, le CPU orchestre pourtant tout le flux de données de l’IA.
Le CPU gère le système d’exploitation, prépare les données brutes et alimente les accélérateurs. Ce pipeline ETL (Extract, Transform, Load) représente plus de 70 % du travail en entreprise avant même l’apprentissage. Sans CPU rapide ni lignes PCIe véloces, les accélérateurs restent inactifs. L’inférence légère désigne l’exécution locale d’un modèle de taille modérée, sans carte dédiée.
Les fondeurs ont ajouté des moteurs matriciels intégrés. La technologie Intel AMX (Advanced Matrix Extensions) des Xeon Scalable de 5e génération accélère nativement les calculs BF16 et INT8. Les architectures à mémoire unifiée d’Apple Silicon, comme le M4 Max, partagent jusqu’à 128 Go à 546 Go/s entre CPU, GPU et NPU, sans copie. Le CPU traite aussi l’apprentissage classique, notamment les arbres de décision, les régressions et XGBoost, avec un coût de possession réduit et sans refroidissement spécialisé.
Sa structure, fondée sur quelques cœurs complexes, ne rivalise pas avec les accélérateurs pour l’entraînement de milliards de paramètres. Il reste le superviseur universel : il évite les blocages d’alimentation et maintient la cohérence de l’ensemble du système.
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